据韩媒thelec最新报道，三星已成功生产出基于10纳米以下工艺的DRAM工作芯片（working die），这标志着其在克服存储器制造工艺的物理微缩极限方面，迈出了商业化应用的关键一步。

在DRAM行业的技术命名体系中，10纳米级制程节点已从1x、1y、1z演进至1d。而此次三星实现突破的“10a”节点，是首个实际线宽低于10纳米的工艺，其电路线宽估计在9.5至9.7纳米之间。

“工作芯片”是指在研发阶段从晶圆上切割下来后，能够按设计正常运行的芯片。它的出现，意味着三星在10a工艺上的设计与制造流程已实现基本一致性，为后续的良率提升和可靠性验证奠定了坚实基础。

三星计划于今年完成10a DRAM的开发，2027年进行质量测试，并目标在2028年实现量产。公司规划在10a、10b、10c三代产品中持续使用相关新技术，并计划在10d节点时过渡到3D DRAM架构。

此次突破的核心在于两项关键技术的融合应用：4F²单元架构和垂直沟道晶体管（VCT）结构。

传统的DRAM单元采用6F²布局，每个单元占据一个3F×2F的矩形区域（F为最小特征尺寸）。而4F²架构将其缩小为2F×2F的正方形，理论上能在相同芯片尺寸内增加30%至50%的单元数量，从而显著提升存储容量、运行速度并降低功耗。

为了实现这一更小的单元面积，三星推出了VCT技术。该技术将电荷存储电容器直接堆叠在晶体管上方，改变了以往两者在单元内水平并列的布局方式。此外，为了进一步节省空间，包括读出放大器、时序控制器在内的外围电路，将通过一种名为“单元下外围电路”（PUC）的晶圆级混合键合技术，制造在另一片晶圆上并键合到晶体管下方。

新技术的引入也伴随着材料和工艺上的巨大挑战。为了解决单元尺寸缩小后可能出现的漏电流问题，并确保数据能够稳定保持，三星已将晶体管的沟道材料从传统的硅（Si）替换为铟镓锌氧化物（IGZO）。

然而，在用于制作字线的导电材料选择上，三星仍面临抉择。公司原计划采用电阻更低、性能更优的钼（Mo）来替代氮化钛（TiN），但钼的腐蚀性以及对气体供应系统和工艺控制提出的新要求，增加了量产难度。目前，两种材料方案仍在评估中，业内人士认为其被采纳的可能性各占一半。

三星的此次突破，也使其与主要竞争对手的技术路线差异愈发明显。

美光科技（Micron）选择了一条更为保守的路径，计划尽可能延长现有6F²架构的使用寿命。而中国的DRAM制造商，由于在获取极紫外（EUV）光刻设备上受到限制，难以在平面微缩的道路上与三星直接竞争，因此正加速研发3D DRAM技术。行业共识认为，一旦DRAM实现三维堆叠，便可像NAND闪存一样，使用相对成熟的光刻设备生产先进产品。

另一大巨头SK海力士（SK Hynix）则采取了跟随策略，计划在比三星晚一代的10b节点再引入4F²和VCT技术。

值得注意的是，VCT结构本身被视为未来3D DRAM的技术雏形。有分析指出，三星在10a节点上的成功，不仅是在平面制程上的胜利，更是为未来向3D DRAM的平滑过渡提前打下了坚实基础。